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使用Verilog语言实现CMOS图像敏感器时序驱动电路设计

来源:未知 编辑:admin 时间:2019-05-17

  。CMOS图像敏感器具有低成本、低功耗(是CCD耗的1/1000~1/100)、简单的数字接口、随机访问、运行简易(单一的CMOS兼容可以实现智能处理功能等特点而得到广泛应用。有些CMOS图像敏感器具有标准的总线接口,可方便应用到系统中。有些没有这类总线接口电路的专用CMOS图像敏感器需要增加外部驱动电路。由于CMOS敏感器的驱动信号绝大部分是数字信号,因此可采用FPCA通过HDL语言编程产生驱动时序信号。Verilog HDL语言是IEEE标准的用于逻辑设计的硬件描述语言,具有广泛的逻辑综合工具支持,简洁易于理解。本文就STAR250这款CMOS图像敏感器,给出使用Verilog HDL语言设计的逻辑驱动电路和仿线 CMOS图像敏感器STAR250

  STAR250是一款专为卫星天文导航的星跟踪器(tracker)设计的CMOS图像敏感器。由于太空中含有大量辐射,芯片中加入了抗辐射电路以提高空间应用的可靠性。STAR250的技术指标如下:

  ,提高MTF(幅值转换功能)和减少PRNU(非均一化光响应);(4)抗辐射设计;

  STAR250是有源像素的线扫描CMOS图像敏感器。所有像素的输出都连接到列总线,并且在列总线上每例都有一个列

  。使用二次采样技术,控制列放大器可以从读出信号中减去光敏单元上一次采集残留的电荷。片上ADC独立于敏感器,可以使用也可以通过软件关闭,而用外部的ADC。STAR250为了应用方便有多种读出数据的方法(窗口方式、电子快门等),不同的读出方式有不同的时序要求。传统的计算机或打印机的图像座标系定义左上角为原点(0,0),在STAR250中定义右上角为原点(0,0),如图1。这样敏感器输出数字信号后能够方便地转换为计算机格式的图像,方便后续的处理。窗口扫描方式是从上向下、从左向右一个像素一个像素地扫描。

  STAR250通过两个步骤完成图像的采集。第一步是逐行扫描RESET像素。行内像素RESET后,本行自上一次RESET或读出后积累的所有光敏电荷被排空。从RESET行像素开始新的曝光周期。第二步是本次曝光周期数据读出。以电压的形式读出,然后经过ADC转换为数字量。由于电荷采用排出式读取,CMOS图像敏感器的像素读出不可恢复,读取过程也相当于RESET像素,所以CMOS敏感器行RESET的速度与读取速度一样。

  t当前RESET行,Yrd当前读出像素。这三个指针都有相应的移位寄存器,通过设置这三个寄存器的初始值可以调整采集窗口的大小和位置。图像采集的流程图如图2。

  每秒钟的图像帧数通过设置Yrd和Yrst进行控制,曝光周期也由这两个量控制。这个时间量可以用空间距离(行距)表示,定义DelayLines=︱Yrst-Yrd+︱。由于每一行的RESET和读取时间是固定的,所以DelayLines如果固定那么帧率也就固定了。将DelayLines转换成像素的有效积分时间(曝光时间),是将Delay-Lines乘以读取一行像素所用的时间。

  读取一行像素所用的时间由四部分组成:(1)行中有效像素的个数(由行的长度定义);(2)读取一个像素所用的时间;(3)像素累积电荷转换为数字量的时间;(4)选择新一行所用的时间。例如在主

  频率为12MHz时,像素的输出频率为主时钟的二分频6MHz,因此一行像素所需要的时间为512×1/6MHz=85.3μs。再加上换行所需时间,一行像素的读取时间大约90μs左右。因此可以根据这个时间设置DelayLines来控制曝光时间。3 Verilog HDL驱动时序设计

  经过以上分析可知,CMOS图像敏感器采集时可以分为RESET过程和采集过程。时间上两个过程是独立的,如图3。但在

  内部处理这两部分的电路物理上是同时存在,因此必须将相应的信号通过置标志位的方法置为有效或无效。

  STAR250所需数字驱动信号共28个,其中SELECT信号在正常使用时,直接接

  板的Vcc。因此需FPGA控制的驱动信号有27个。根据采集过程可以把信号划分为列放大器信号,包括CAL、Reset、Lr、S、R、LdY。这6个信号在每一行的初始化部分都要用到,因此可以编写到一个模块(ColControl)中;模式信号(PaternCtrl)模块用来设置CMOS敏感器的工作模式及初始地址,包括G0、G1、Bitlnvert和Addr[8:0]共12个信号。其中G0、G1用来设计输出的放大倍数,Bitinvert用于将输出取反,Addr[8:0]则设置采集的起始地址;行读出信号控制模块(YlCtrl)产生行读出地址的同步信号SyncYl及时钟驱动信号ClkYl;行RESET信号控制模块(YrCtrl)产生行RE-SET地址的同步信号SyncYr及时钟驱动信号ClkYr;像素控制模块(RowCtrl)产生行内像素初始地址的装载信号LdX及同步信号SyncX;行内时钟信号模块(RowClk)产生列内像素的时钟驱动CLKX、ADC驱动时钟信号CLkAdc及输出三态控制信号TriAdc。系统的输入信号为主时钟CLK、EosX行内像素结尾信号、EosYl帧内行结尾信号、EosYr帧内RESET行结尾信号、芯片的RESET信号。经过这样划分后的模块化Verilog程序就比较易写了。经过顶层模块综合生成的网表如图4。

  使用Verilog语言设计时序逻辑具有很高的效率。结合CMOS敏感器特性可以方便地开发出驱动时序电路。但必须对CMOS图像敏感器的信号分析准确,正确分离那些独立的信号和共用的信号,用时序逻辑设计驱动信号,用组合逻辑实现不同采集过程时间上的分离。布线延迟是必须考虑的,采用流水线技术可以预测延迟,保证信号的正确性。虽然文中并未给出像素ADC输出的存储电路,但实际上直接使用TriAdc信号作为S

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  ESD性能:人体模型

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  = 0 V 24 mA输出接收器和电源能力 所有三种逻辑状态(10μA)的近零静态电源电流大幅降低系统电源要求

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  74LVC07 低压CMOS六路缓冲器,具有漏极开路输出和5V容差输入

  信息 74LVC07A是一款高性能十六进制缓冲器,采用1.2 V至5.5 V电源供电。高阻抗TTL兼容输入可显着降低输入驱动器的电流负载。这些LVC器件具有开漏输出,可提供设置输出电平,或执行高电平有效和低电平有效功能。 AV规格为5.5 V,允许从5.0 V器件安全驱动74LVC07A输入。 设计用于1.2 V至5.5 VV 操作 5.0 V容差输入/输出 兼容LVTTL LVCMOS兼容 24 mA输出接收能力 接近零静态电源电流(10μA)显着降低系统电源要求 闩锁性能超过250 mA 有线或,有线和 输出电平可在外部设置,不会影响设备速度

  ESD性能:人体模型

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  74LVC06 低压CMOS六路反向器,具有漏极开路输出和5V容差I / O.

  信息 74LVC06A是一款高性能六角形逆变器,采用1.2 V至5.5 V电源供电。高阻抗TTL兼容输入可显着降低输入驱动器的电流负载。这些LVC器件具有开漏输出,可提供设置输出电平,或执行高电平有效和低电平有效功能。 AV规格为5.5 V,允许从5.0 V器件安全驱动74LVC06A输入。 设计用于1.2 V至5.5 VV 操作 5.0 V容差输入/输出 32 mA输出吸收能力 近零静态电源电流(10μA)大幅降低系统电源要求 闩锁性能超过250 mA

  有线连接,有线连接 可在不影响设备速度的情况下在外部设置输出电平 与LCX05功能兼容 ESD表现:人体模型

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  信息 74LVC00A是一款高性能,四路2输入与非门,工作电压为1.2V至3.6V。高阻抗TTL兼容输入可显着降低输入驱动器的电流负载,而TTL兼容输出可提供更高的开关噪声性能。 AV规格5.5V允许74LVC00A输入从5V器件安全驱动。输出电流驱动能力为24mA。 设计用于1.2 V至3.6 VV 操作 5 V容差输入 - 具有5 V TTL逻辑的接口功能 24 mA输出接收器和电源能力 接近零静态电源电流(10μA) )大幅度降低系统电源要求 闩锁性能超过250 mA ESD性能:人体模型

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  信息 74LVC04A是一款高性能六角形逆变器,采用1.2至3.6 V电源供电。高阻抗TTL兼容输入可显着降低输入驱动器的电流负载,而TTL兼容输出可提供更高的开关噪声性能。如果VCC小于5.0 V,则5.5 V的VI规格允许从5 V器件安全驱动74LVC04A输入。输出端的电流驱动能力为24mA。 设计用于1.2 V至3.6 VV 操作 5.0 V容差输入 - 具有5.0 V TTL逻辑的接口功能 24 mA输出接收器和源功能 接近零静态电源电流(10μA)大幅降低系统电源要求 闩锁性能超过250 mA ESD性能:人体模型

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  信息 74LVC02A是一款高性能,四路2输入NOR门,工作电压为1.2V至3.6V。高阻抗TTL兼容输入可显着降低输入驱动器的电流负载,而TTL兼容输出可提供更高的开关噪声性能。 AV规格5.5V允许74LVC02A输入从5V器件安全驱动。输出电流驱动能力为24mA。 设计为1.2 V至3.6 VV 操作 5 V容差输入 - 具有5 V TTL逻辑的接口功能 24 mA输出接收器和电源能力 接近零静态电源电流(10μA) )大幅度降低系统电源要求 闩锁性能超过250 mA ESD性能:人体模型

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  8引脚PDIP,SOIC,TSSOP和8焊盘TDFN,UDFN封装 此器件无铅,无卤素/ BFR,符合RoHS标准 具有永久写保护的附加标识页...

  CAT25256 256-kb SPI串行CMOS EEPROM存储器

  信息 CAT25256是一个256 kb串行CMOS EEPROM器件,内部组织为32kx8位。它具有64字节页写缓冲区,并支持串行外设接口(SPI)协议。该器件通过片选()输入启用。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。输入可用于暂停与CAT25256设备的任何串行通信。该器件具有软件和硬件写保护功能,包括部分和全部阵列保护。片上ECC(纠错码)使该器件适用于高可靠性应用。适用于新产品(Rev. E) ) 20 MHz(5 V)SPI兼容 1.8 V至5.5 V电源电压范围 SPI模式(0,0)和(1,1) ) 64字节页面写缓冲区 具有永久写保护的附加标识页(新产品) 自定时写周期 硬件和软件保护 100年数据保留 1,000,000编程/擦除周期 低功耗CMOS技术 块写保护

  - 保护1 / 4,1 / 2或整个EEPROM阵列 工业和扩展温度范围 8引脚PDIP,SOIC,TSSOP和8焊盘UDFN和TDFN封装 此器件无铅,无卤素/ BFR,符合RoHS标准...

  信息 CAT25040是一个4-kb SPI串行CMOS EEPROM器件,内部组织为512x8位。安森美半导体先进的CMOS技术大大降低了器件的功耗要求。它具有16字节页写缓冲区,并支持串行外设接口(SPI)协议。该器件通过片选()启用。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。 输入可用于暂停与CAT25040设备的任何串行通信。该器件具有软件和硬件写保护功能,包括部分和全部阵列保护。 20 MHz(5 V)SPI兼容 1.8 V至5.5 V电源电压范围 SPI模式(0,0和1,1) 16字节页面写入缓冲区 自定时写入周期 硬件和软件保护 块写保护 - 保护1 / 4,1 / 2或整个EEPROM阵列 低功耗CMOS技术 1,000,000编程/擦除周期 100年数据保留 工业和扩展温度范围 PDIP,SOIC,TSSOP 8引脚和TDFN,UDFN 8焊盘封装 这些器件无铅,无卤素/ BFR,符合RoHS标准...

  信息 CAT25080 / 25160是8-kb / 16-kb串行CMOS EEPROM器件,内部组织为1024x8 / 2048x8位。它们具有32字节页写缓冲区,并支持串行外设接口(SPI)协议。该器件通过片选()输入启用。此外,所需的总线信号是时钟输入(SCK),数据输入(SI)和数据输出(SO)线。 输入可用于暂停与CAT25080 / 25160设备的任何串行通信。这些器件具有软件和硬件写保护功能,包括部分和全部阵列保护。 10 MHz SPI兼容 1.8 V至5.5 V电源电压范围 SPI模式(0,0和1,1) 32字节页写缓冲区 自定时写周期 硬件和软件保护 块写保护 - 保护1 / 4,1 / 2或全部EEPROM阵列 低功耗CMOS技术 1,000,000个编程/擦除周期 100年数据保留 工业和扩展温度范围 符合RoHS标准的8引脚PDIP,SOIC,TSSOP和8焊盘TDFN,UDFN封装...

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